Traitement intégré pour la lecture massive de bits quantiques

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Integrated electronic systems for scalable readout of quantum bits

Supervisor: Badets, Franck ; Thonnart, Yvain
Report number: FRCEA-TH--17933
Physical description: 201 p.
Document: Thèse ; Thèse CEA

Keywords: électronique analogique ; qubits ; bits quantiques ; circuits intégré ; électronique cryogénique ; lecture massive ; analog electronics ; quantum bits ; integrated circuits ; cryogenic electronics ; scalable readout
INIS subject category: MATHEMATICAL METHODS AND COMPUTING

Résumé: L'informatique quantique promet de nombreuses révolutions dans divers domaines en permettant de réaliser des calculs massivement parallèles actuellement inaccessibles aux ordinateurs classiques. Cependant, pour atteindre un ordinateur quantique tolérant aux fautes et pleinement opérationnel, il faudra disposer de millions de bits quantiques (qubits) fonctionnant à des températures cryogéniques. De plus, la manipulation, le contrôle et la lecture d'un si grand nombre de qubits représentent un défi crucial, pour lequel l'électronique intégrée cryogénique (Cryo-CMOS) s'est déjà révélée être une candidate prometteuse. Ce travail de doctorat vise à explorer la mise en oeuvre d'une architecture de lecture intégrée compatible avec un grand nombre de qubits, ce qui sera essentiel pour la lecture future de millions de qubits. La première étape a été l'identification d'une limitation dans l'état de l'art des architectures cryo-CMOS de lecture à grande échelle pour la lecture de qubits de spin. Ces architectures nécessitent typiquement des inductances difficilement intégrables, dont la taille est prohibitive par rapport à celle des qubits, ce qui les rendra rapidement limitantes avec l'augmentation du nombre de qubits. Afin d'adresser ce problème, nous avons proposé une architecture de lecture de courant multiplexée en fréquence, qui peut être complètement intégrée et n'utilise pas d'inductances. De plus, nous avons introduit l'utilisation des électromètres comme modulateur afin de réaliser des modulations d'ordres supérieurs. Cela permet effectivement d'augmenter la capacité théorique de notre architecture de lecture multiplexée en courant et ouvre la voie à la lecture de plusieurs qubits par fréquence de porteuse. Nous avons ensuite mis en évidence la topologie de l'amplificateur transimpédance à rétroaction capacitive (CTIA) comme une candidate prometteuse pour la mise en oeuvre de notre architecture de lecture. Face aux limitations de la modélisation de cette topologie, nous avons développé un modèle complet décrivant sa réponse fréquentielle, son bruit et sa stabilité. En utilisant ce modèle, nous avons pu démontrer que la topologie CTIA offre de meilleures performances que la topologie d'amplificateur transimpédance à rétroaction résistive (RTIA) déjà démontrée. Finalement, cela nous a permis d'établir une stratégie de conception claire pour relever les défis liés à la conception d'un CTIA pour des applications cryogéniques. Deux circuits ont été conçus en utilisant deux noeuds technologiques (28nm et 22nm), intégrant des électromètres, un CTIA et un buffer, afin de démontrer notre lecture multiplexée par lecture de courant. Le bon fonctionnement de notre CTIA et de notre buffer à 4,2K a ensuite été validé pour les deux circuits conçus, en tirant parti de la flexibilité implémentée lors de la conception et de la polarisation des grilles enterrées, rendue possible par les technologies FDSOI. En utilisant notre CTIA et buffer placés à 4,2K, nous avons caractérisé avec succès plusieurs électromètres conçus dans deux technologies commerciales différentes, en utilisant des mesures de conductance gds et de transconductance gm. Nous avons ensuite démontré le premier multiplexage en fréquence de plusieurs électromètres utilisant de l'électronique Cryo-CMOS, sans nécessiter d'inductances. Puis, nous avons réussi la première lecture de plusieurs électromètres avec une modulation de haut ordre, permettant ainsi de lire plusieurs électromètres par fréquence de porteuse. De plus, les performances obtenues lors de ces deux démonstrations, en termes de temps de lecture, de consommation et d'empreinte, sont compétitives par rapport à l'état de l'art, ce qui ouvre la voie à des architectures intégrées compactes pour la lecture d'un grand nombre de qubits.
Abstract: Quantum computing holds promise for revolutions across various fields by enabling massively parallel calculations that are intractable for today's classical computers. Nonetheless, millions of quantum bits (qubits) operating at cryogenic temperatures will need to be implemented to achieve a functioning fault-tolerant quantum computer. Moreover, the manipulation, control, and readout of such a large number of qubits also represent crucial challenges, for which cryogenic integrated electronics (Cryo-CMOS) has been demonstrated as a promising candidate. This PhD work aims to explore the implementation of a large-scale-compatible integrated readout architecture, which will be essential for the future readout of millions of qubits. As a first step, we identified a limitation in the state of the art of cryo-CMOS large-scale architectures for spin qubit readout: the need for bulky inductors, which are prohibitively large next to the qubits and would quickly become a bottleneck as the number of qubits increases. To address this, we proposed a frequency-multiplexed current-based architecture that can be fully integrated without inductors. Furthermore, we introduced the use of electrometers as a modulator to achieve higher-order modulations, extending the theoretical capabilities of our current-based multiplexed architecture and enabling the readout of multiple qubits per carrier frequency. The capacitive-feedback transimpedance amplifier (CTIA) topology was highlighted as a promising candidate for implementing the proposed readout scheme. Facing limitations in the modeling of this topology, we developed a comprehensive model to describe its frequency response, noise, and stability. Using this model, we demonstrated that the CTIA topology achieves better performance than the already demonstrated shunt-feedback TIA (RTIA) topology. Additionally, this model allowed us to establish a clear design strategy to address the challenges of designing a CTIA for cryogenic applications. We designed two circuits using two different technology nodes (28 nm and 22 nm) that integrate electrometers, a CTIA, and a buffer, aiming to demonstrate our multiplexed current-based readout. The proper operation of our CTIA and buffer at 4.2K was validated for both designed circuits, leveraging the implemented tunability and back-gate biasing enabled by FDSOI technology. Using our CTIA and buffer placed at 4.2 K, we successfully characterized multiple electrometers in two different commercial technologies using both gds and gm measurements. We then demonstrated the first frequency multiplexing of multiple electrometers using Cryo-CMOS without requiring inductors, followed by the first readout of multiple electrometers with a high-order modulation, enabling multiple electrometers per carrier frequency. Moreover, the performances achieved with these demonstrations, in terms of reading time, power consumption, and footprint, are competitive compared to the state of the art, paving the way for compact integrated architectures to readout a large number of qubits

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